この記事のポイント
半導体分野の特許戦略を解説。製造プロセス、回路設計、先端パッケージング技術の特許動向から、特許紛争の事例、効果的な出願戦略まで実務的に網羅します。
内容見直し済み（2026-05-28） このページの費用・軽減制度・PCT国際出願・年金に関する情報は、制度改定や為替・個別条件で変わります。意思決定前に、産業財産権関係手数料ページ、料金軽減・免除制度、PCT国際出願制度等の一次情報で最新条件を確認することを推奨します。本文中の金額は断定ではなく、確認項目を理解するための参考整理です。
一次情報チェック中（2026-05-28追記） 本記事は制度・費用・実務上の一般情報を含みます。最新条件や個別判断は一次情報や専門家の確認も併用してください。 主な参照先: 法令改正情報 / e-Gov特許法 / 手数料ページ
一次情報チェックポイント（2026-05-28確認）
費用・軽減制度・PCT国際出願・年金は、年度改定・請求項数・出願形態・国際調査機関・為替・個別要件によって変わります。この記事では断定的な金額表ではなく、次の一次情報で確認すべき項目を整理します。
| 確認項目 | 一次情報 | 見るポイント |
|---|---|---|
| 国内出願・審査請求・特許料（年金） | 産業財産権関係手数料ページ | 出願料、審査請求料、請求項数別加算、年次別特許料 |
| 軽減・免除制度 | 料金軽減・免除制度 | 対象者、対象手続、軽減割合、申請期限・必要書類 |
| 中小・ベンチャー向け軽減 | 中小・ベンチャー企業向け料金軽減措置 | 自社が対象に入るか、どの費用が軽減されるか |
| PCT国際出願 | PCT国際出願制度 / WIPO PCT | 国際段階・国内移行期限・手数料・国際調査/予備審査 |
| 公的相談 | INPIT 知財総合支援窓口 | 無料相談、専門家支援、地域窓口 |
この記事内に過去の金額例・割合例・ケース別試算が残る場合も、最終判断には使わず、上記リンク先で最新の表・条件を確認することを推奨します。
はじめに
半導体産業は世界で最も特許密度の高い産業の一つです。1つのチップに数万件の特許が関わると言われるこの分野では、特許ポートフォリオの質と量が企業の存続を左右します。本記事では、半導体分野の特許戦略を製造プロセスからパッケージングまで体系的に解説します。
半導体特許の技術分類
主要技術領域
| 技術領域 | 特許の対象 | 主要出願人 |
|---|---|---|
| 製造プロセス | エッチング、成膜、リソグラフィ | TSMC、サムスン、Intel |
| 回路設計 | 論理回路、メモリセル設計 | ARM、Qualcomm、ルネサス |
| EUV関連 | 露光装置、マスク技術 | ASML、カールツァイス |
| パッケージング | チップレット、3D実装 | TSMC、ASE、アムコー |
| 材料 | High-k絶縁膜、低誘電率材料 | 東京エレクトロン、信越化学 |
| 検査・計測 | ウェーハ検査、歩留まり管理 | KLA、アドバンテスト |
特許の階層構造
半導体の特許は以下の階層で構成されます。
- 基本特許（プラットフォーム特許）: トランジスタ構造、基本的な製造プロセス
- 実装特許: 特定のノードにおける製造条件の最適化
- 改良特許: 歩留まり向上、コスト削減のための改善技術
- 応用特許: 特定用途向けの回路・パッケージ設計
先端プロセスの特許動向
微細化競争と特許
半導体の微細化は3nm以下の領域に突入し、GAA（Gate-All-Around）トランジスタ構造への移行が進んでいます。
FinFETからGAAへの移行に関する特許:
- トランジスタ構造そのもの（ナノシート、ナノワイヤ）
- チャネル形成プロセス（エピタキシャル成長条件）
- ゲート形成技術（高誘電率ゲート絶縁膜の組成）
- ソース・ドレイン構造（コンタクト抵抗低減技術）
EUVリソグラフィの特許集中
EUV（極端紫外線）リソグラフィは、ASMLが装置の独占的供給者であり、関連特許の大部分を保有しています。しかし、EUVマスク、ペリクル、レジスト材料などの周辺技術では日本企業も強い特許ポジションを持っています。
| EUV関連技術 | 日本企業の特許 | 強みの分野 |
|---|---|---|
| フォトレジスト | JSR、東京応化、信越化学 | 化学増幅型レジスト組成 |
| マスクブランクス | HOYA、AGC | 反射膜・吸収膜材料 |
| ペリクル | 三井化学 | 耐EUV光材料 |
| 検査装置 | レーザーテック | マスク欠陥検査技術 |
パッケージング技術の特許戦略
チップレットとヘテロジニアス・インテグレーション
ムーアの法則の限界に伴い、先端パッケージング技術への関心が高まっています。
主要なパッケージング技術と特許動向:
- CoWoS（Chip on Wafer on Substrate）: TSMCの基本特許。AI半導体向けに需要急増
- EMIB（Embedded Multi-die Interconnect Bridge）: Intelの独自技術
- Fan-Out WLP: 再配線層（RDL）技術に関する特許が多数
- 3D積層: ハイブリッドボンディング、TSV（貫通シリコンビア）技術
パッケージング特許のクレーム例
基板上に第1の半導体チップと第2の半導体チップを配置する工程と、
前記第1の半導体チップと前記第2の半導体チップを
インターポーザを介して電気的に接続する工程と、
前記接続された半導体チップを封止材で封止する工程と、
を含む半導体パッケージの製造方法。
半導体特許紛争の実態
主要な紛争パターン
| 紛争パターン | 例 | 特徴 |
|---|---|---|
| 垂直統合 vs ファブレス | TSMC vs GlobalFoundries | 製造プロセス特許の攻防 |
| 設計会社間 | Qualcomm vs ARM | アーキテクチャ特許の紛争 |
| NPE（パテントトロール） | 多数 | 製造中止した技術の特許を取得して権利行使 |
| 標準必須特許 | 通信チップ関連 | FRAND条件の交渉 |
クロスライセンスの実務
半導体業界では、主要企業間でのクロスライセンス契約が一般的です。包括的なクロスライセンスにより、互いの特許を自由に実施できる環境を構築しています。新規参入企業はこの「特許の壁」を乗り越えるために、独自の特許ポートフォリオを構築するか、ライセンス料を支払う必要になる場合があります。
日本企業の知財戦略
製造装置・材料メーカーの優位性
日本企業は半導体の製造装置と材料分野で世界的に強い特許ポジションを持っています。
- 東京エレクトロン: エッチング装置、成膜装置
- ディスコ: ダイシング装置、研削装置
- 信越化学: シリコンウェーハ、フォトレジスト
- SUMCO: シリコンウェーハの結晶成長技術
特許ポートフォリオの構築戦略
- コア技術の集中出願: 自社の競争優位領域で密度の高い特許網を構築
- 周辺技術の戦略的出願: 競合が回避しにくい周辺特許で包囲
- 標準化への関与: 業界標準技術に関する特許を戦略的に出願
- グローバル出願: 製造拠点がある国・地域での権利化
まとめ
半導体特許の戦略は、微細化の限界とパッケージング技術の進化により大きな転換期を迎えています。先端プロセス、EUV関連技術、チップレット・3D実装など、注目技術の特許動向を把握し、自社の技術的強みを活かした出願戦略を構築することが重要です。日本企業は製造装置・材料分野の優位性を維持しつつ、新たな技術領域での権利化を進めましょう。