この記事のポイント
TSMCの特許戦略を解説。3nm・2nmの先端プロセス、EUVリソグラフィ、先進パッケージング技術、そして顧客IP保護と知財ライセンスの独自モデルを分析します。
TSMCの知財ポートフォリオ
TSMC（台湾積体電路製造）は世界最大の半導体ファウンドリとして、全世界で約70,000件以上の特許を保有しています。年間の特許取得数は約3,000件に達し、半導体製造プロセスの知財でリードしています。
技術分野別の特許構成
| 技術分野 | 内容 | 競争上の意味 |
|---|---|---|
| 先端プロセス | 3nm, 2nm FinFET/GAA | 製造技術の差別化 |
| EUVリソグラフィ | 極端紫外線露光技術 | 微細化の基盤 |
| 先進パッケージング | CoWoS, InFO, SoIC | 3D積層の差別化 |
| デザインルール | PDK（プロセスデザインキット） | 顧客ロックイン |
| 歩留まり向上 | 欠陥検出、プロセス制御 | コスト競争力 |
先端プロセスの知財戦争
半導体の微細化競争は、TSMCとサムスン、Intelの三社による知財戦争でもあります。3nm以降のプロセスでは、トランジスタ構造がFinFETからGAA（Gate-All-Around）へ移行する過程で、各社が基本特許の確保を競っています。
TSMCの優位性
TSMCは3nm FinFETプロセス（N3）で量産を先行し、製造プロセス全体にわたる特許群を構築しています。個々のトランジスタ構造だけでなく、製造工程の各ステップを特許で保護するアプローチが特徴です。
EUVリソグラフィの知財
7nm以降の先端プロセスで必須となるEUV（極端紫外線）リソグラフィ技術について、TSMCはASMLのEUV装置を最大限に活用するプロセスレシピ（レジスト、露光条件、マスク設計）の特許を大量に保有しています。
マルチパターニング技術
EUVの単一露光では実現できない微細パターンを複数回の露光で形成するマルチパターニング技術も、TSMCの重要な特許領域です。
先進パッケージング — 3D積層の知財
近年、TSMCの知財戦略で最も注目されるのが先進パッケージング技術です。
- CoWoS（Chip on Wafer on Substrate）: AI チップ（NVIDIA H100等）で使用される高帯域幅パッケージング
- InFO（Integrated Fan-Out）: Apple Aシリーズチップ等で採用
- SoIC（System on Integrated Chips）: 次世代3D積層技術
これらの技術は、プロセス微細化が物理限界に近づく中で、性能向上の新たな手段として知財的にも重要度が増しています。
顧客IP保護モデル
ファウンドリビジネスの独自性として、TSMCは顧客の設計IP（知的財産）を厳格に保護する体制を構築しています。顧客間でのIP漏洩を防ぐファイアウォール体制は、TSMCが顧客の信頼を獲得する基盤です。
IPセーフハーバー
TSMCは顧客に対して、TSMCプロセスを使用して製造したチップがTSMCの保有特許に抵触しないことを保証する「IPセーフハーバー」プログラムを提供しています。
実務家へのアクションポイント
- 半導体設計企業: TSMCのIPセーフハーバーの適用範囲を確認し、自社設計の知財リスクを管理する
- パッケージング技術開発企業: CoWoS・InFO関連特許のクリアランスが必要
- 競合ファウンドリ: TSMCのプロセス特許を回避しつつ、同等の性能を実現する技術開発が課題
- 装置・材料メーカー: TSMCとの共同開発における知財帰属条件を慎重に交渉する
TSMCの知財戦略は「製造プロセス全体の知財化」と「顧客IP保護」を両立させる、ファウンドリ事業に最適化されたモデルです。